IEC 63378-6:2026

IEC 63378-6 ®
Edition 1.0 2026-02
NORME
INTERNATIONALE
Normalisation thermique des boîtiers de semiconducteurs -
Partie 6: Modèle de résistance thermique et de capacité pour la prédiction de la
température transitoire aux points de jonction et de mesure
ICS 31.080.01  ISBN 978-2-8327-1001-2

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SOMMAIRE
AVANT-PROPOS . 3
INTRODUCTION . 5
1 Domaine d’application . 6
2 Références normatives . 6
3 Termes et définitions. 6
4 Définition de DXRC . 7
4.1 Généralités . 7
4.2 Topologie de résistance et de capacité (RC) thermique de DXRC . 7
4.2.1 Topologie RC thermique de DXRC . 7
4.2.2 Contours de DXRC . 8
4.2.3 Valeurs RC sur NJA-RC. 9
4.2.4 Valeurs RC sur la MPA-RC . 9
Annexe A (informative) Vérification de la précision du modèle DXRC pour TO-252 . 11
A.1 Généralités . 11
A.2 Modèle CFD . 11
A.3 Calcul des valeurs RC thermiques . 13
A.4 Contours du modèle MPA-RC et DXRC . 14
A.5 Optimisation des valeurs de RC dans la MPA-RC . 14
A.6 Résultat . 16
Annexe B (informative) Vérification de la précision du modèle DXRC pour TO-263 . 17
B.1 Généralités . 17
B.2 Modèle CFD . 17
B.3 Calcul des valeurs RC thermiques . 19
B.4 Contours du modèle MPA-RC et DXRC . 20
B.5 Optimisation des valeurs de RC dans la MPA-RC . 20
B.6 Résultat . 21
Annexe C (informative) Vérification de la précision du modèle DXRC pour HSOP . 22
C.1 Généralités . 22
C.2 Modèle CFD . 22
C.3 Calcul des valeurs RC thermiques . 24
C.4 Contours du modèle MPA-RC et DXRC . 25
C.5 Optimisation des valeurs de RC dans la MPA-RC . 25
C.6 Résultat . 26
Annexe D (informative) L’effet des couches de carte à circuit imprimé . 27
D.1 Généralités . 27
D.2 Méthode de vérification . 27
D.3 Résultat . 27
Bibliographie . 29

Figure 1 – Topologie RC thermique de DXRC . 8
Figure 2 – Contours de DXRC. 9
Figure A.1 – Modèle CFD pour TO-252 . 11
Figure A.2 – Taille du boîtier TO-252 . 12
Figure A.3 – Fonction de structure . 13
Figure A.4 – Résultat de la vérification . 16
Figure B.1 – Modèle CFD pour TO-263 . 17
Figure B.2 – Taille du boîtier TO-263 . 18
Figure B.3 – Fonction de structure . 19
Figure B.4 – Résultat de la vérification . 21
Figure C.1 – Modèle CFD pour HSOP . 22
Figure C.2 – Taille du boîtier HSOP . 23
Figure C.3 – Fonction de structure . 24
Figure C.4 – Résultat de la vérification . 26
Figure D.1 – Comparaisons d’échauffement entre le modèle détaillé et le modèle
DXRC. 28

Tableau A.1 – Attributs de matériaux . 12
Tableau A.2 – Résistances thermiques dans NJA-RC . 13
Tableau A.3 – Capacités thermiques dans NJA-RC . 14
Tableau A.4 – Variables d’entrée . 15
Tableau A.5 – Valeurs RC optimisées . 15
Tableau B.1 – Attributs de matériaux . 18
Tableau B.2 – Résistances thermiques dans NJA-RC . 19
Tableau B.3 – Capacités thermiques dans NJA-RC . 20
Tableau B.4 – Valeurs RC optimisées . 21
Tableau C.1 – Attributs de matériaux . 23
Tableau C.2 – Résistances thermiques dans NJA-RC . 24
Tableau C.3 – Capacités thermiques dans NJA-RC . 25
Tableau C.4 – Valeurs RC optimisées. 26
Tableau D.1 – Combinaison des couvertures des couches de cuivre . 27

COMMISSION ÉLECTROTECHNIQUE INTERNATIONALE
____________
Normalisation thermique des boîtiers de semiconducteurs -
Partie 6: Modèle de résistance thermique et de capacité pour la prédiction
de la température transitoire aux points de jonction et de mesure

AVANT-PROPOS
1) La Commission Electrotechnique Internationale (IEC) est une organisation mondiale de normalisation composée
de l’ensemble des comités électrotechniques nationaux (Comités nationaux de l’IEC). L’IEC a pour objet de
favoriser la coopération internationale pour toutes les questions de normalisation dans les domaines de
l’électricité et de l’électronique. À cet effet, l’IEC – entre autres activités – publie des Normes internationales,
des Spécifications techniques, des Rapports techniques, des Spécifications accessibles au public (PAS) et des
Guides (ci-après dénommés "Publication(s) de l’IEC"). Leur élaboration est confiée à des comités d’études, aux
travaux desquels tout Comité national intéressé par le sujet traité peut participer. Les organisations
internationales, gouvernementales et non gouvernementales, en liaison avec l’IEC, participent également aux
travaux. L’IEC collabore étroitement avec l’Organisation Internationale de Normalisation (ISO), selon des
conditions fixées par accord entre les deux organisations.
2) Les décisions ou accords officiels de l’IEC concernant les questions techniques représentent, dans la mesure du
possible, un accord international sur les sujets étudiés, étant donné que les Comités nationaux de l’IEC intéressés
sont représentés dans chaque comité d’études.
3) Les Publications de l’IEC se présentent sous la forme de recommandations internationales et sont agréées
comme telles par les Comités nationaux de l’IEC. Tous les efforts raisonnables sont entrepris afin que l’IEC
s’assure de l’exactitude du contenu technique de ses publications; l’IEC ne peut pas être tenue responsable de
l’éventuelle mauvaise utilisation ou interprétation qui en est faite par un quelconque utilisateur final.
4) Dans le but d’encourager l’uniformité internationale, les Comités nationaux de l’IEC s’engagent, dans toute la
mesure possible, à appliquer de façon transparente les Publications de l’IEC dans leurs publications nationales
et régionales. Toutes divergences entre toutes Publications de l’IEC et toutes publications nationales ou
régionales correspondantes doivent être indiquées en termes clairs dans ces dernières.
5) L’IEC elle-même ne fournit aucune attestation de conformité. Des organismes de certification indépendants
fournissent des services d’évaluation de conformité et, dans certains secteurs, accèdent aux marques de
conformité de l’IEC. L’IEC n’est responsable d’aucun des services effectués par les organismes de certification
indépendants.
6) Tous les utilisateurs doivent s’assurer qu’ils sont en possession de la dernière édition de cette publication.
7) Aucune responsabilité ne doit être imputée à l’IEC, à ses administrateurs, employés, auxiliaires ou mandataires,
y compris ses experts particuliers et les membres de ses comités d’études et des Comités nationaux de l’IEC,
pour tout préjudice causé en cas de dommages corporels et matériels, ou de tout autre dommage de quelque
nature que ce soit, directe ou indirecte, ou pour supporter les coûts (y compris les frais de justice) et les dépenses
découlant de la publication ou de l’utilisation de cette Publication de l’IEC ou de toute autre Publication de l’IEC,
ou au crédit qui lui est accordé.
8) L’attention est attirée sur les références normatives citées dans cette publication. L’utilisation de publications
référencées est obligatoire pour une application correcte de la présente publication.
9) L’IEC attire l’attention sur le fait que la mise en application du présent document peut entraîner l’utilisation d’un
ou de plusieurs brevets. L’IEC ne prend pas position quant à la preuve, à la validité et à l’applicabilité de tout
droit de brevet revendiqué à cet égard. À la date de publication du présent document, l’IEC n’avait pas reçu
notification qu’un ou plusieurs brevets pouvaient être nécessaires à sa mise en application. Toutefois, il y a lieu
d’avertir les responsables de la mise en application du présent document que des informations plus récentes
sont susceptibles de figurer dans la base de données de brevets, disponible à l’adresse https://patents.iec.ch.
L’IEC ne saurait être tenue pour responsable de ne pas avoir identifié de tels droits de brevet.
L’IEC 63378-6 a été établie par le sous-comité 47D: Boîtiers des dispositifs semiconducteurs,
du comité d’études 47 de l’IEC: Dispositifs à semiconducteurs. Il s’agit d’une Norme
internationale.
Le texte de cette Norme internationale est issu des documents suivants:
Projet Rapport de vote
47D/991/CDV 47D/998/RVC
Le rapport de vote indiqué dans le tableau ci-dessus donne toute information sur le vote ayant
abouti à son approbation.
La langue employée pour l’élaboration de cette Norme internationale est l’anglais.
Ce document a été rédigé selon les Directives ISO/IEC, Partie 2, il a été développé selon les
Directives ISO/IEC, Partie 1 et les Directives ISO/IEC, Supplément IEC, disponibles sous
www.iec.ch/members_experts/refdocs. Les principaux types de documents développés par
l’IEC sont décrits plus en détail sous www.iec.ch/publications.
Une liste de toutes les parties de la série IEC 63378, publiées sous le titre général
Normalisation thermique des boîtiers de semiconducteurs, se trouve sur le site web de l’IEC.
Le comité a décidé que le contenu de ce document ne sera pas modifié avant la date de stabilité
indiquée sur le site web de l’IEC sous webstore.iec.ch dans les données relatives au document
recherché. À cette date, le document sera
– reconduit,
– supprimé, ou
– révisé.
INTRODUCTION
La série IEC 63378-6 est composée des parties suivantes:
1,2
– L'IEC 63378-6-1 [1] définit la méthode de création de modèle utilisant une fiche technique
de dispositifs à semiconducteurs.
– L'IEC 63378-6-2 définit la méthode de création de modèle utilisant des données de mesure
des dispositifs à semiconducteurs.
La série IEC 63378-6 inclut des sujets tels que la définition d’un nouveau modèle thermique
compact pour l’analyse des transitoires thermiques des boîtiers de semiconducteurs, les
méthodes de création de modèles, l’évaluation de la précision de ces modèles, etc.

___________
Les chiffres entre crochets renvoient à la Bibliographie.
En cours d’élaboration. Stade au moment de la publication: IEC APUB 63378-6-1:2026.
En cours d’élaboration.
1 Domaine d’application
La présente partie de l’IEC 63378 spécifie un modèle de résistance thermique et de capacité
pour les boîtiers de semiconducteurs. Ce modèle est appelé transformation numérique utilisant
le modèle de résistance et de capacité thermiques (DXRC, Digital transformation using thermal
resistance and capacitance). Il prédit la température transitoire aux points de jonction et de
mesure.
Le présent document s’applique aux boîtiers de semiconducteurs tels que TO-252, TO-263 et
HSOP. Il prend en charge les boîtiers monopuces dissipant la chaleur d’une seule surface du
boîtier.
2 Références normatives
Le présent document ne contient aucune référence normative.
3 Termes et définitions
Pour les besoins du présent document, les termes et définitions suivants s’appliquent.
L’ISO et l’IEC tiennent à jour des bases de données terminologiques destinées à être utilisées
en normalisation, consultables aux adresses suivantes:
– IEC Electropedia: disponible à l’adresse https://www.electropedia.org/
– ISO Online browsing platform: disponible à l’adresse https://www.iso.org/obp
3.1
résistance thermique (d'un dispositif à semiconducteurs)
quotient de la différence entre la température virtuelle du dispositif et la température d’un point
de référence extérieur spécifié, par la puissance dissipée, en régime permanent, par le
dispositif
[SOURCE: IEC 60050-521:2002 [3], 521-05-13]
3.2
capacité thermique
capacité d’un matériau à stocker de l’énergie thermique, calculée par produit de la chaleur et
de la densité spécifiques
3.3
résistance thermique entre la jonction et le dessus du boîtier
θ
JC
résistance thermique entre une jonction et la surface d’un boîtier de semiconducteurs
3.4
topologie RC thermique
réseau thermique constitué de plusieurs résistances, capacités et nœuds thermiques
4 Définition de DXRC
4.1 Généralités
Les modèles thermiques compacts (CTM, Compact thermal models) sont couramment utilisés
pour l’analyse de la dynamique des fluides par ordinateur (CFD, Computer fluid dynamics) dans
les industries des semiconducteurs et de l’électronique. L’utilisation de CTM réduit le temps de
calcul et l’utilisation de la mémoire. Cependant, il existe peu de méthodes pour les CTM qui
peuvent prendre en charge l’analyse transitoire et l’estimation des points de mesure. Le DXRC
est une méthode de création de CTM qui prend en charge la prédiction de la température à une
jonction et à des points de mesure arbitraires.
4.2 Topologie de résistance et de capacité (RC) thermique de DXRC
4.2.1 Topologie RC thermique de DXRC
La topologie RC thermique du DXRC doit être définie comme à la Figure 1. Elle dispose de
deux zones de circuit RC appelées Zone adjacente à la jonction – RC (NJA-RC) et Zone des
points de mesure – RC (MPA-RC). NJA-RC contient un nœud de jonction nommé T et d’autres
J
nœuds reliant celui-ci nommé de T à T . Ces nœuds sont complètement internes, ils n’ont
1 N
donc pas de surfaces échangeant de la chaleur avec l’environnement extérieur. Chaque nœud
possède une capacité thermique et est connecté à un nœud voisin. Seul T génère de la chaleur.
J
Le nœud d’extrémité de NJA-RC est connecté au nœud supérieur de MPA-RC nommé T
CORE
par l’intermédiaire d’une résistance thermique. MPA-RC contient trois nœuds nommés T , T
C L
et T qui décrivent des points de mesure et cinq nœuds nommés T , T , T , T et T qui
S BI BO LB SB TOP
se connectent à des modèles 3D externes par l’intermédiaire de surfaces CTM. Cette topologie
est définie en fonction des trajets de flux de chaleur entre la jonction et la surface du boîtier.
Noter que cette topologie RC thermique ne contient que la propriété thermique à l’intérieur d’un
boîtier; en d’autres termes, la propriété thermique de la carte à circuit imprimé et d’autres
environnements n’est pas incluse.
Légende
T nœud thermique représentant la jonction dans une topologie RC thermique
J
T nœud thermique interne en tant que point de branchement, ne représentant aucun emplacement réel
CŒUR
T nœuds thermiques internes entre T et T , ne représentant aucun emplacement réel, un nombre naturel
N J CŒUR
commençant par celui le plus proche de T pour N
J
T nœud thermique représentant une position arbitraire sur la surface supérieure du boîtier, avec une surface
TOP
basée sur la surface supérieure du boîtier, qui échange de la chaleur avec l’environnement
T nœud thermique interne représentant une position arbitraire sur la surface métallisée inférieure du boîtier
C
T nœud dont la surface est basée sur la surface métallique située directement sous la puce, qui échange de
BI
la chaleur avec l’environnement
T nœud thermique dont la surface est basée sur la surface en résine inférieure du boîtier, qui échange de la
BO
chaleur avec l’environnement
T nœud thermique interne représentant une position arbitraire sur les bornes de sortie
L
T nœud thermique dont les surfaces sont basées sur la surface inférieure des bornes de sortie, qui échangent
LB
de la chaleur avec l’environnement
T nœud thermique interne représentant une position arbitraire sur un dissipateur thermique métallique du
S
boîtier
T nœud thermique dont la surface est basée sur la surface inférieure d’une partie d’un dissipateur thermique
SB
métallique, qui échange de la chaleur avec l’environnement
Figure 1 – Topologie RC thermique de DXRC
4.2.2 Contours de DXRC
DXRC a comme nœuds de surface T , T , T , T et T . Il convient que ces surfaces
BI BO LB SB TOP
soient définies conformément aux contours des boîtiers de semiconducteurs. Un exemple est
représenté à la Figure 2.
Figure 2 – Contours de DXRC
4.2.3 Valeurs RC sur NJA-RC
Les valeurs RC contenues dans NJA-RC doivent être calculées par une méthode commune [1].
La mesure, la simulation, la fiche technique des boîtiers de semiconducteurs et toute autre
donnée de température croissante de la jonction peuvent être utilisées comme données
d’entrée. Il convient que la plage de résistance thermique entre T et T soit inférieure à celle
J N
entre T et T afin d’ajouter MPA-RC ultérieurement.
J C
4.2.4 Valeurs RC sur la MPA-RC
Les valeurs RC sur la MPA-RC doivent être optimisées pour réduire le plus possible l’erreur
définie par les Équations (1) et (2). D’autres méthodes, telles que l’ajustement de courbe,
peuvent être utilisées si une optimisation équivalente est possible. En outre, n’importe quel
algorithme d’optimisation peut être utilisé. Les données d’entrée sont des échauffements au
niveau d’une jonction et au moins un point de mesure. Ces données de température sont les
mêmes que les données d’entrée du paragraphe 4.2.3.
T (tT) − (t)
input DXRC
eT_ t ×100
( )
(1)
J
Tt( )
input
eT_ (t) T (t)− T (t)
(2)
M input DXRC
où
e_T (t) et e_T (t) sont des erreurs à l’instant t entre les données d'entrée et le
J M
résultat de DXRC respectivement pour T et les points de
J
mesure;
T (t) est la température des données d’entrée;
input
T (t) est la température estimée par DXRC;
DXRC
e
t dans la puissance m- de 10 est calculée par l’Équation (3).
=
=
1,5
 n 
mm+1 m
(3)
tn=10+ 10 −×10 (=1, 2,,1 0)
( )  
 
où
m est le nombre entier.
Les deux données peuvent être calculées à l’aide d’une interpolation linéaire ou d’autres
méthodes si les temps des données ne correspondent pas aux temps définis à l’Équation (3).
Comme l’erreur dépend des environnements tels que les cartes à circuit imprimé, il convient de
préparer les données d’entrée en fonction de celles-ci. Voir l’Annexe A à l’Annexe D pour plus
de précisions.
Annexe A
(informative)
Vérification de la précision du modèle DXRC pour TO-252
A.1 Généralités
Le résultat de la vérification de précision d’un modèle DXRC est présenté dans la présente
Annexe A. Les données d’entrée ont été obtenues par le calcul d’un modèle de boîtier de
semiconducteurs représenté à la Figure A.1, laquelle a été reproduite en détail.
A.2 Modèle CFD
Le modèle CFD représenté à la Figure A.1 a été utilisé. Un boîtier de semiconducteurs (TO-252)
représenté à la Figure A.2 est monté sur une carte à circuit imprimé située sur une plaque froide
par l’intermédiaire d’un matériau d’interface thermique (TIM). Le modèle de boîtier se compose
de la puce, de la fixation de la puce, du dissipateur, des bornes de sortie et du moule. La carte
à circuit imprimé est constituée de cuivre et de couches diélectriques, et de trous de liaison.
L’air occupait les autres régions du domaine de solution. Leurs spécifications de matière sont
indiquées dans le Tableau A.1. Le T situé sur le dissipateur apparent a été utilisé comme point
S
de mesure. La puissance, 1 W, a été appliquée comme une fonction échelonnée
...

IEC 63378-6 ®
Edition 1.0 2026-02
INTERNATIONAL
STANDARD
NORME
INTERNATIONALE
Thermal standardization on semiconductor packages -
Part 6: Thermal resistance and capacitance model for transient temperature
prediction at junction and measurement points

Normalisation thermique des boîtiers de semiconducteurs -
Partie 6: Modèle de résistance thermique et de capacité pour la prédiction de la
température transitoire aux points de jonction et de mesure
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CONTENTS
FOREWORD . 3
INTRODUCTION . 5
1 Scope . 6
2 Normative references . 6
3 Terms and definitions . 6
4 Definition of DXRC. 6
4.1 General . 6
4.2 Thermal resistance and capacitance (RC) topology of DXRC . 7
4.2.1 Thermal RC topology of DXRC . 7
4.2.2 Outline of DXRC . 8
4.2.3 RC values on NJA-RC . 8
4.2.4 RC values on MPA-RC . 8
Annex A (informative) Accuracy verification of DXRC model for TO-252 . 10
A.1 General . 10
A.2 CFD model. 10
A.3 Calculation of thermal RC values. 12
A.4 MPA-RC and DXRC model outline . 13
A.5 Optimization of RC values in MPA-RC . 13
A.6 Result. 15
Annex B (informative) Accuracy verification of DXRC model for TO-263 . 16
B.1 General . 16
B.2 CFD model. 16
B.3 Calculation of thermal RC values. 18
B.4 MPA-RC and DXRC model outline . 19
B.5 Optimization of RC values in MPA-RC . 19
B.6 Result. 20
Annex C (informative) Accuracy verification of DXRC model for HSOP . 21
C.1 General . 21
C.2 CFD model. 21
C.3 Calculation of thermal RC values. 23
C.4 MPA-RC and DXRC model outline . 24
C.5 Optimization of RC values in MPA-RC . 24
C.6 Result. 25
Annex D (informative) The effect of PCB layers . 26
D.1 General . 26
D.2 Verification method . 26
D.3 Result. 26
Bibliography . 28

Figure 1 – Thermal RC topology of DXRC . 7
Figure 2 – Outline of DXRC . 8
Figure A.1 – CFD model for TO-252 . 10
Figure A.2 – Size of TO-252 package . 11
Figure A.3 – Structure function . 12
Figure A.4 – Result of verification . 15
Figure B.1 – CFD model for TO-263 . 16
Figure B.2 – Size of TO-263 package . 17
Figure B.3 – Structure function . 18
Figure B.4 – Result of verification . 20
Figure C.1 – CFD model for HSOP . 21
Figure C.2 – Size of HSOP package . 22
Figure C.3 – Structure function . 23
Figure C.4 – Result of verification . 25
Figure D.1 – Comparisons of temperature rise between the detailed model and the
DXRC model . 27

Table A.1 – Material attributes . 11
Table A.2 – Thermal resistances in NJA-RC . 12
Table A.3 – Thermal capacitances in NJA-RC . 13
Table A.4 – Input variables . 14
Table A.5 – Optimized RC values . 14
Table B.1 – Material attributes . 17
Table B.2 – Thermal resistances in NJA-RC . 18
Table B.3 – Thermal capacitances in NJA-RC . 19
Table B.4 – Optimized RC values . 20
Table C.1 – Material Attributes . 22
Table C.2 – Thermal resistances in NJA-RC . 23
Table C.3 – Thermal capacitances in NJA-RC . 24
Table C.4 – Optimized RC values . 25
Table D.1 – Combination of the coverages of copper layers . 26

INTERNATIONAL ELECTROTECHNICAL COMMISSION
____________
Thermal standardization on semiconductor packages -
Part 6: Thermal resistance and capacitance model for transient
temperature prediction at junction and measurement points

FOREWORD
1) The International Electrotechnical Commission (IEC) is a worldwide organization for standardization comprising
all national electrotechnical committees (IEC National Committees). The object of IEC is to promote international
co-operation on all questions concerning standardization in the electrical and electronic fields. To this end and
in addition to other activities, IEC publishes International Standards, Technical Specifications, Technical Reports,
Publicly Available Specifications (PAS) and Guides (hereafter referred to as “IEC Publication(s)”). Their
preparation is entrusted to technical committees; any IEC National Committee interested in the subject dealt with
may participate in this preparatory work. International, governmental and non-governmental organizations liaising
with the IEC also participate in this preparation. IEC collaborates closely with the International Organization for
Standardization (ISO) in accordance with conditions determined by agreement between the two organizations.
2) The formal decisions or agreements of IEC on technical matters express, as nearly as possible, an international
consensus of opinion on the relevant subjects since each technical committee has representation from all
interested IEC National Committees.
3) IEC Publications have the form of recommendations for international use and are accepted by IEC National
Committees in that sense. While all reasonable efforts are made to ensure that the technical content of IEC
Publications is accurate, IEC cannot be held responsible for the way in which they are used or for any
misinterpretation by any end user.
4) In order to promote international uniformity, IEC National Committees undertake to apply IEC Publications
transparently to the maximum extent possible in their national and regional publications. Any divergence between
any IEC Publication and the corresponding national or regional publication shall be clearly indicated in the latter.
5) IEC itself does not provide any attestation of conformity. Independent certification bodies provide conformity
assessment services and, in some areas, access to IEC marks of conformity. IEC is not responsible for any
services carried out by independent certification bodies.
6) All users should ensure that they have the latest edition of this publication.
7) No liability shall attach to IEC or its directors, employees, servants or agents including individual experts and
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other damage of any nature whatsoever, whether direct or indirect, or for costs (including legal fees) and
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Publications.
8) Attention is drawn to the Normative references cited in this publication. Use of the referenced publications is
indispensable for the correct application of this publication.
9) IEC draws attention to the possibility that the implementation of this document may involve the use of (a)
patent(s). IEC takes no position concerning the evidence, validity or applicability of any claimed patent rights in
respect thereof. As of the date of publication of this document, IEC had not received notice of (a) patent(s), which
may be required to implement this document. However, implementers are cautioned that this may not represent
the latest information, which may be obtained from the patent database available at https://patents.iec.ch. IEC
shall not be held responsible for identifying any or all such patent rights.
IEC 63378-6 has been prepared by subcommittee 47D: Semiconductor devices packaging, of
IEC Technical Committee 47: Semiconductor devices. It is an International Standard.
The text of this International Standard is based on the following documents:
Draft Report on voting
47D/991/CDV 47D/998/RVC
Full information on the voting for its approval can be found in the report on voting indicated in
the above table.
The language used for the development of this International Standard is English.
This document was drafted in accordance with ISO/IEC Directives, Part 2, and developed in
accordance with ISO/IEC Directives, Part 1 and ISO/IEC Directives, IEC Supplement, available
at www.iec.ch/members_experts/refdocs. The main document types developed by IEC are
described in greater detail at www.iec.ch/publications.
A list of all parts in the IEC 63378 series, published under the general title Thermal
standardization on semiconductor packages, can be found on the IEC website.
The committee has decided that the contents of this document will remain unchanged until the
stability date indicated on the IEC website under webstore.iec.ch in the data related to the
specific document. At this date, the document will be
– reconfirmed,
– withdrawn, or
– revised.
INTRODUCTION
The IEC 63378-6 series is composed of the following parts:
1,2
– IEC 63378-6-1 [1] defines the model creation method using a datasheet of semiconductor
devices.
– IEC 63378-6-2 defines the model creation method using measurement data of
semiconductor devices.
The IEC 63378-6 series includes subjects such as the definition of a new thermal compact
model for thermal transient analysis of semiconductor packages, model creation methods,
accuracy assessment of these models, etc.

___________
Numbers in square brackets refer to the Bibliography.
Under preparation. Stage at the time of publication: IEC APUB 63378-6-1:2026.
Under development.
1 Scope
This part of IEC 63378 specifies a thermal resistance and capacitance model for semiconductor
packages. This model is named the digital transformation using thermal resistance and
capacitance (DXRC) model. It predicts transient temperature at junction and measurement
points.
This document applies to semiconductor packages such as TO-252, TO-263, and HSOP. It
supports single chip packages dissipated heat from single package surface.
2 Normative references
There are no normative references in this document.
3 Terms and definitions
For the purposes of this document, the following terms and definitions apply.
ISO and IEC maintain terminology databases for use in standardization at the following
addresses:
– IEC Electropedia: available at https://www.electropedia.org/
– ISO Online browsing platform: available at https://www.iso.org/obp
3.1
thermal resistance
quotient of the difference between the virtual temperature of the device and the temperature of
a stated external reference point, by the steady-state power dissipation in the device
[SOURCE: IEC 60050-521:2002 [3], 521-05-13]
3.2
thermal capacitance
ability of a material to store thermal energy, calculated by product of specific heat and density
3.3
thermal resistance from junction to case top
θ
JC
thermal resistance between a junction and a semiconductor package surface
3.4
thermal RC topology
thermal network consisting of several thermal resistances, capacitances, and nodes
4 Definition of DXRC
4.1 General
Compact thermal models (CTMs) are commonly used for computer fluid dynamics (CFD)
analysis in semiconductor and electronics industries. Using CTMs reduces calculation time and
memory usage. However, there are few methods for CTMs which can support transient analysis
and estimation of measurement points. DXRC is a method to create CTMs which supports
predicting the temperature at a junction and arbitrary measurement points.
4.2 Thermal resistance and capacitance (RC) topology of DXRC
4.2.1 Thermal RC topology of DXRC
Thermal RC topology of DXRC shall be defined as in Figure 1. It has two RC circuit areas
named Near Junction Area – RC (NJA-RC) and Measurement Points Area – RC (MPA-RC).
NJA-RC contains a junction node named T and other nodes linking from it named from T to
J 1
T . These nodes are completely inside nodes, thus they do not have any surfaces which
N
exchange heat with the external environment. Each node has one thermal capacitance and is
connected to a neighbouring node. Only T generates heat. The end node of NJA-RC is
J
via a thermal resistance. MPA-RC contains
connected to the top node of MPA-RC named T
CORE
three nodes named T , T and T which are describing measurement points and five nodes
C L S
named T , T , T , T and T which are connecting to external 3D models via CTM
BI BO LB SB TOP
surfaces. This topology is defined according to the heat flow paths from junction to package
surfaces. Note that this thermal RC topology contains only thermal property inside a package,
namely, the thermal property of PCB and other surrounding environments is not contained.

Key
T thermal node representing the junction in a thermal RC topology
J
T internal thermal node as a branch point, not representing any actual location
CORE
T internal thermal nodes between T and T , not representing any actual locations, a natural number
N J CORE
starting from the one closest to T for N
J
T thermal node representing an arbitrary position on the top surface of the package, with a surface based on
TOP
the top surface of the package, that exchanges heat with the surrounding environment
T internal thermal node representing at an arbitrary position on the bottom metal surface of the package
C
T thermal node with a surface based on the metal surface directly under the chip, which exchanges heat with
BI
the surrounding environment
T thermal node with a surface based on the bottom resin surface of the package, which exchanges heat with
BO
the surrounding environment
T internal thermal node representing an arbitrary position on the lead terminals
L
T thermal node with surfaces based on the bottom surface of the lead terminals, which exchange heat with
LB
the surrounding environment
T internal thermal node representing an arbitrary position on a metal heat spreader of the package
S
T thermal node with a surface based on the bottom surface of a part of a metal heat spreader, which
SB
exchanges heat with the surrounding environment
Figure 1 – Thermal RC topology of DXRC
4.2.2 Outline of DXRC
DXRC has T , T , T , T and T as surface nodes. These surfaces should be defined
BI BO LB SB TOP
according to outline of semiconductor packages. An example is shown in Figure 2.

Figure 2 – Outline of DXRC
4.2.3 RC values on NJA-RC
RC values contained in NJA-RC shall be calculated by a common method [1]. Measurement,
simulation, datasheet of semiconductor packages and any other rising temperature data of
junction may be used as input data. The thermal resistance range between T and T should
J N
be smaller than between T and T in order to add MPA-RC later.
J C
4.2.4 RC values on MPA-RC
RC values on MPA-RC shall be optimized to minimize the error defined by Equations (1) and
(2). Other methods such as curve fitting may be used if equivalent optimization is possible.
Additionally, any optimization algorithm may be used. The input data are temperature rises at
a junction and at least one measurement point. This temperature data is the same as input data
at 4.2.3.
T tT− t
() ()
input DXRC
eT_ t ×100
()
(1)
J
Tt
()
input
eT_ t T t− T t
() () ()
(2)
M input DXRC
where
e_T (t) and e_T (t) are errors at time t between the input data and the result of DXRC
J M
for T and measurement points respectively;
J
T (t) is the temperature of input data;
input
T (t) is the estimated temperature by DXRC;
DXRC
t in the m-th power of 10 is calculated by Equation (3).
=
=
1,5
n
 
mm+1 m
(3)
tn=10+ 10 −×10 (=1, 2,,1 0)
( )
 
 
where
m is the integer number.
Both data can be calculated using linear interpolation or other methods if the times of the data
do not correspond to the times defined in Equation (3). Since error is dependent on surrounding
environments such as PCBs, input data should be prepared according to them. For details,
please refer to Annex A to Annex D.

Annex A
(informative)
Accuracy verification of DXRC model for TO-252
A.1 General
The result of the accuracy verification of a DXRC model is shown in this Annex A. The input
data was obtained by the calculation of a semiconductor package model shown in Figure A.1,
which was reproduced in detail.
A.2 CFD model
The CFD model shown in Figure A.1 was used. A semiconductor package (TO-252) shown in
Figure A.2 was mounted on a printed circuit board (PCB) which was located on a cold plate via
a thermal interface material (TIM). The package model consists of the chip, die attach, spreader,
lead terminals, and mold. The PCB consists of copper and dielectric layers, and vias. Other
spaces in the solution domain were occupied by air. Their material specifications are shown in
Table A.1. The T located on the exposed spreader was used as a measurement point. The
S
power, 1 W, was applied as a step function on the top surface of the chip. The bottom surface
of the cold plate was fixed at 0 °C. Only thermal conduction was solved. The transient time
period was 100 s and each time step was defined based on Equation (3). The package model
was replaced with the DXRC model when the result of the DXRC model was calculated.

Figure A.1 – CFD model for TO-252
Dimensions in millimetres
Figure A.2 – Size of TO-252 package
Table A.1 – Material attributes
Materials Thermal conductivity Density Specific heat
(W/m∙K) (J/kg∙K)
(kg/m )
Chip -0,42T+159 (where T is Temperature) 2 330 823
Die attach 20 10 000 200
Spreader 302 8 900 380
Lead terminal 301 8 900 385
Mold 0,649 1 840 900
Layer 447 8 930 471
Insulator 1,061 6 (in plane) / 0,524 2 (axial) 1 980 686
Via plate 447 8 930 471
Via fill 42,7 7 400 600
TIM 4,23 2 330 675
Cold plate 391 8 890 385
Air 0,026 1 1,16 1 005
A.3 Calculation of thermal RC values
The structure function obtained from the detailed semiconductor package CFD model is shown
in Figure A.3. It was calculated according to a common method [1]. At the same time, the
thermal resistance from junction to case top, θ is calculated as 1,22 K/W. In this case, the
JC
thermal resistance range of NJA-RC was determined as 0,97 K/W. It is 0,8 times θ . The
JC
thermal RC values in NJA-RC were obtained as shown Table A.2 and Table A.3.

Figure A.3 – Structure function
Table A.2 – Thermal resistances in NJA-RC
Node Thermal resistance Node Thermal Node Thermal resistance
resistance
(K/W) (K/W) (K/W)
-3 -3 -2
T -T T -T T -T
3,71 × 10 7,99 × 10 1,71 × 10
J 1 1 2 2 3
-2 -2 -2
T -T T -T T -T
2,87 × 10 3,64 × 10 3,59 × 10
3 4 4 5 5 6
-2 -2 -2
T -T T -T T -T
2,94 × 10 2,17 × 10 1,54 × 10
6 7 7 8 8 9
-2 -3 -3
T -T T -T T -T
1,12 × 10 8,63 × 10 7,40 × 10
9 10 10 11 11 12
-3 -3 -3
T -T T -T T -T
7,18 × 10 7,96 × 10 9,92 × 10
12 13 13 14 14 15
-2 -2 -2
T -T T -T T -T
1,34 × 10 1,90 × 10 2,69 × 10
15 16 16 17 17 18
-2 -2 -2
T -T T -T T -T
3,64 × 10 4,56 × 10 5,14 × 10
18 19 19 20 20 21
-2 -2 -2
T -T T -T T -T
5,22 × 10 4,90 × 10 4,44 × 10
21 22 22 23 23 24
-2 -2 -2
T -T T -T T -T
4,08 × 10 3,92 × 10 3,94 × 10
24 25 25 26 26 27
Node Thermal resistance Node Thermal Node Thermal resistance
resistance
(K/W) (K/W) (K/W)
-2 -2 -2
T -T T -T T -T
3,96 × 10 3,70 × 10 3,08 × 10
27 28 28 29 29 30
-2 -2 -2
T -T T -T T -T
2,28 × 10 1,61 × 10 1,23 × 10
30 31 31 32 32 33
-2 -2 -2
T -T T -T T -T
1,13 × 10 1,28 × 10 1,61 × 10
33 34 34 35 35 36
-2 -2 -2
T -T T -T T -T
2,02 × 10 2,52 × 10 1,95 × 10
36 37 37 38 38 CORE
Table A.3 – Thermal capacitances in NJA-RC
Node Thermal capacitance Node Thermal capacitance Node Thermal capacitance
(J/K) (J/K) (J/K)
-5 -5 -5
T T T
9,52 × 10 8,73 × 10 3,91 × 10
J 1 2
-5 -5 -5
T T T
2,05 × 10 1,43 × 10 1,33 × 10
3 4 5
-5 -5 -5
T T T
1,55 × 10 2,12 × 10 3,10 × 10
6 7 8
-5 -5 -5
T T T
4,59 × 10 6,53 × 10 8,56 × 10
9 10 11
-4 -4 -5
T T T
1,00 × 10 1,04 × 10 9,54 × 10
12 13 14
-5 -5 -5
T T T
7,94 × 10 6,21 × 10 4,76 × 10
15 16 17
-5 -5 -5
T T T
3,73 × 10 3,12 × 10 2,88 × 10
18 19 20
-5 -5 -5
T T T
2,96 × 10 3,36 × 10 4,05 × 10
21 22 23
-5 -5 -5
T T T
4,94 × 10 5,83 × 10 6,55 × 10
24 25 26
-5 -5 -4
T T T
7,18 × 10 8,18 × 10 1,03 × 10
27 28 29
-4 -4 -4
T T T
1,48 × 10 2,31 × 10 3,54 × 10
30 31 32
-4 -4 -4
T T T
4,73 × 10 5,15 × 10 4,76 × 10
33 34 35
-4 -4 -4
T T T
4,19 × 10 3,76 × 10 1,90 × 10
36 37 38
A.4 MPA-RC and DXRC model outline
Nodes belonging to the MPA-RC were connected to the NJA-RC according to Figure 1. In this
case, T and T were omitted. Since RC values in MPA-RC would be optimized, they were
C L
specified tentative values such as 1. The outline of the DXRC model was defined the same as
that of Figure 2.
A.5 Optimization of RC values in MPA-RC
The RC values in MPA-RC were obtained by optimization. Input variables of optimization are
shown in Table A.4. Curve fitting between the input data and the DXRC was used as an
objective function. Two types of optimization algorithms, genetic algorithm (GA) and software-
specific algorithm (SSA) were used to investigate the dependence of algorithm. Optimized input
variables are shown in Table A.5. As can be seen, the optimized values using GA and SSA are
different. This results from the fact that each value does not have a physical meaning and the
solution is not unique. Moreover, this is also because this type of optimization is a multi-
objective optimization. Therefore, it is important that a solution with high accuracy exists and
that at least one of them is found rather than each value itself.
Table A.4 – Input variables
Name Type Minimum Maximum Resolution
-2 2 4
T -T
Resistance (W/K) 1,0 × 10 1,0 × 10 1,0 × 10
CORE BI
-2 2 4
T -T
Resistance (W/K) 1,0 × 10 1,0 × 10 1,0 × 10
CORE BO
-2 2 4
T -T
Resistance (W/K) 1,0 × 10 1,0 × 10 1,0 × 10
CORE LB
-2 2 4
T -T
Resistance (W/K) 1,0 × 10 1,0 × 10 1,0 × 10
CORE S
-2 2 4
T -T
Resistance (W/K) 1,0 × 10 1,0 × 10 1,0 × 10
S SB
-2 2 4
T -T
1,0 × 10 1,0 × 10 1,0 × 10
Resistance (W/K)
CORE TOP
-4 4
T 1,0
1,0 × 10
Capacitance (J/K) 1,0 × 10
CORE
-4 4
T 1,0
Capacitance (J/K) 1,0 × 10 1,0 × 10
BI
-4 4
T 1,0
Capacitance (J/K) 1,0 × 10 1,0 × 10
BO
-4 4
T 1,0
Capacitance (J/K) 1,0 × 10 1,0 × 10
LB
-4 4
T 1,0
1,0 × 10 1,0 × 10
Capacitance (J/K)
S
-4 4
T 1,0
Capacitance (J/K) 1,0 × 10 1,0 × 10
SB
-4 4
T 1,0
Capacitance (J/K) 1,0 × 10 1,0 × 10
TOP
Table A.5 – Optimized RC values
Name Type Value (GA) Value (SSA)
T -T
Resistance (W/K) 2,41 1,00 × 10
CORE BI
T -T
8,32 × 10
Resistance (W/K) 1,15 × 10
CORE BO
T -T 1,83
Resistance (W/K)
1,00 × 10
CORE LB
T -T 1,47
Resistance (W/K) 4,04
CORE S
-1
-2
T -T
Resistance (W/K) 3,10 × 10
1,00 × 10
S SB
-1
-1
T -T
Resistance (W/K) 6,70 × 10 7,80 × 10
CORE TOP
-4 -4
T
Capacitance (J/K) 4,68 × 10
2,04 × 10
CORE
-2 -2
T
Capacitance (J/K)
1,25 × 10 2,38 × 10
BI
-2 -4
T
Capacitance (J/K)
6,35 × 10 2,14 × 10
BO
-1 -2
T
Capacitance (J/K) 1,44 × 10 1,04 × 10
LB
-2 -2
T
Capacitance (J/K) 1,00 × 10 6,72 × 10
S
-2 -4
T
Capacitance (J/K)
1,19 × 10 1,26 × 10
SB
-2 -3
T
Capacitance (J/K)
1,42 × 10 2,64 × 10
TOP
A.6 Result
The temperature rises at T and T are shown in Figure A.4. The black, blue, and red lines show
J S
(t)
that of input data, DXRC optimized by GA, and SSA, respectively. In this case, maximum e_T
J
-2
and e_T (t) are 2,25 % and 2,53 × 10 °C for DXRC optimized by GA, and 2,35 % and
M
-2 -1
2,44 × 10 °C for SAA in the range of milliseconds, and 2,26 % and 2,16 × 10 °C for GA, and
-2
1,47 % and 9,74 × 10 °C for SAA in the range of seconds, respectively. The size of the error
depends on which solution is chosen from the Pareto optimal solution. These results indicate
and T well enough independent of the
that DXRC can represent the input data of both T
J S
optimization algorithm.
Figure A.4 – Result of verification
Annex B
(informative)
Accuracy verification of DXRC model for TO-263
B.1 General
The result of the accuracy verification of a DXRC model is shown in this Annex B. The input
data was obtained by the calculation of a semiconductor package model shown in Figure B.1,
which was reproduced in detail.
B.2 CFD model
The CFD model shown in Figure B.1 was used. A semiconductor package (TO-263) shown in
Figure B.2 was mounted on a printed circuit board (PCB) which was located on a cold plate via
thermal interface material (TIM). The package model consists of the chip, die attach, spreader,
lead terminals, and mold. The PCB consists of copper and dielectric layers, and vias. Other
spaces in the solution domain were occupied by air. Their material specifications are shown in
Table B.1. The T located on the exposed spreader was used as a measurement point. The
S
power, 1 W, was applied as a step function on the top surface of the chip. The bottom surface
of the cold plate was fixed at 0 °C. Only thermal conduction was solved. The transient time
period was 100 s and each time step was defined based on Equation (3). The package model
was replaced with the DXRC model when the result of the DXRC model was calculated.

Figure B.1 – CFD model for TO-263
Dimensions in millimetres
Figure B.2 – Size of TO-263 package
Table B.1 – Material attributes
Materials Thermal conductivity Density Specific heat
(W/m∙K) (J/kg∙K)
(kg/m )
Chip -0,42T+159 (where T is Temperature) 2 330 823
Die attach 50 14 500 200
Spreader 271.35 8 010 346.5
Lead terminal 301.5 8 900 385
Mold 0,649 1 840 900
Layer 447 8 930 471
Insulator 1,061 6 (in plane) / 0,524 2 (axial) 1 980 686
Via plate 447 8 930 471
Via fill 42,7 7 400 600
TIM 4,23 2 330 675
Cold plate 391 8 890 385
Air 0,026 1 1,16 1 005
B.3 Calculation of thermal RC values
The structure function obtained from the detailed semiconductor package CFD model is shown
in Figure B.2. It was calculated according to a common method [1]. At the same time, the
thermal resistance from junction to case top, θ is calculated as 0,64 K/W. In this case, the
JC
thermal resistance range of NJA-RC was determined as 0,512 K/W. It is 0,8 times θ . The
JC
thermal RC values in NJA-RC were obtained as shown Table B.2 and Table B.3.

Figure B.3 – Structure function
Table B.2 – Thermal resistances in NJA-RC
Node Thermal resistance Node Thermal Node Thermal resistance
resistance
(K/W) (K/W) (K/W)
-3 -4 -3
T -T T -T T -T
1,29 × 10 9,79 × 10 1,13 × 10
J 1 1 2 2 3
-3 -3 -3
T -T T -T T -T
1,53 × 10 2,18 × 10 3,12 × 10
3 4 4 5 5 6
-3 -3 -3
T -T T -T T -T
4,40 × 10 6,08 × 10 8,17 × 10
6 7 7 8 8 9
-2 -3 -3
T -T T -T T -T
1,06 × 10 1,34 × 10 1,63 × 10
9 10 10 11 11 12
-3 -3 -3
T -T T -T T -T
1,90 × 10 2,13 × 10 2,28 × 10
12 13 13 14 14 15
-2 -2 -2
T -T T -T T -T
2,34 × 10 2,30 × 10 2,18 × 10
15 16 16 17 17 18
-2 -2 -2
T -T T -T T -T
2,00 × 10 1,78 × 10 1,55 × 10
18 19 19 20 20 21
-2 -2 -3
T -T T -T T -T
1,34 × 10 1,14 × 10 9,76 × 10
21 22 22 23 23 24
-3 -3 -3
T -T T -T T -T
8,42 × 10 7,40 × 10 6,69 × 10
24 25 25 26 26 27
Node Thermal resistance Node Thermal Node Thermal resistance
resistance
(K/W) (K/W) (K/W)
-3 -3 -3
T -T T -T T -T
6,28 × 10 6,17 × 10 6,39 × 10
27 28 28 29 29 30
-3 -3 -3
T -T T -T T -T
6,98 × 10 8,03 × 10 9,63 × 10
30 31 31 32 32 33
-2 -2 -2
T -T T -T T -T
1,19 × 10 1,47 × 10 1,80 × 10
33 34 34 35 35 36
-2 -2 -2
T -T T -T T -T
2,11 × 10 2,34 × 10 2,41 × 10
36 37 37 38 38 39
-2 -2 -3
T -T T -T T -T
2,30 × 10 2,06 × 10 1,04 × 10
39 40 40 41 41 CORE
Table B.3 – Thermal capacitances in NJA-RC
Node Thermal capacitance Node Thermal capacitance Node Thermal capacitance
(J/K) (J/K) (J/K)
-4 -4 -4
T T T
1,89 × 10 4,27 × 10 4,44 × 10
J 1 2
-4 -4 -4
T T T
3,59 × 10 2,64 × 10 1,91 × 10
3 4 5
-4 -4 -5
T T T
1,39 × 10 1,04 × 10 8,01 × 10
6 7 8
-5 -5 -5
T T T
6,38 × 10 5,28 × 10 4,55 × 10
9 10 11
-5 -5 -5
T T T
4,09 × 10 3,85 × 10 3,79 × 10
12 13 14
-5 -5 -5
T T T
3,92 × 10 4,24 × 10 4,79 × 10
15 16 17
-5 -5 -5
T T T
5,63 × 10 6,83 × 10 8,52 × 10
18 19 20
-4 -4 -4
T T T
1,08 × 10 1,40 × 10 1,81 × 10
21 22 23
-4 -4 -4
T T T
2,33 × 10 2,97 × 10 3,70 × 10
24 25 26
-4 -4 -4
T T T
4,46 × 10 5,17 × 10 5,70 × 10
27 28 29
-4 -4 -4
T T T
5,97 × 10 5,93 × 10 5,63 × 10
30 31 32
-4 -4 -4
T T T
5,16 × 10 4,65 × 10 4,21 × 10
33 34 35
-4 -4 -4
T T T
3,91 × 10 3,82 × 10 3,99 × 10
36 37 38
-4 -5 -2
T T T
4,51 × 10 5,48 × 10 4,12 × 10
39 40 41
B.4 MPA-RC and DXRC model outline
Nodes belonging to the MPA-RC were connected to the NJA-RC according to Figure 1. In this
case, T and T were omitted. Since RC values in MPA-RC would be optimized, they were
C L
specified tentative values such as 1. The outline of the DXRC model was defined the same as
that of Figure 2.
B.5 Optimization of RC values in MPA-RC
The RC values in MPA-RC were obtained by optimization. Input variables of optimization are
the same as those shown in Table A.4. Curve fitting between input data and DXRC was used
as an objective function. Software-specific algorithm (SSA) was used for this verification.
Optimized input variables are shown in Table B.4.
Table B.4 – Optimized RC values
Name Type Value
T -T
Resistance (W/K)
6,98 × 10
CORE BI
T -T
Resistance (W/K)
5,39 × 10
CORE BO
T -T
Resistance (W/K) 1,37 × 10
CORE LB
-1
T -T
Resistance (W/K) 5,57 × 10
CORE S
-2
T -T
Resistance (W/K)
1,00 × 10
S SB
T -T
Resistance (W/K)
4,83 × 10
CORE TOP
-2
T
Capacitance (J/K) 2,23 × 10
CORE
-1
T
Capacitance (J/K) 1,21 × 10
BI
-3
T
Capacitance (J/K) 3,69 × 10
BO
-4
T
Capacitance (J/K)
9,91 × 10
LB
-1
T
Capacitance (J/K)
1,20 × 10
S
-3
T
Capacitance (J/K) 8,35 × 10
SB
-1
T
Capacitance (J/K) 3,38 × 10
TOP
B.6 Result
The temperature rises at T and T are shown in Figure B.4. The black and blue lines show the
J S
input data and the DXRC. In this case, maximum e_T (t) and e_T (t) are 4,94 % and
J M
-3 -2
5,53 × 10 °C in the range of milliseconds, and 0,965 % and 4,23 × 10 °C in the range of
seconds, respectively. The size of the error depends on which solution is chosen from the
Pareto optimal solution. These results indicate that DXRC can represent the input data of both
T and T for TO-263 packages well.
J S
Figure B.4 – Result of verification
Annex C
(informative)
Accuracy verification of DXRC model for HSOP
C.1 General
The result of the accuracy verification of a DXRC model is shown in this Annex C. The input
data was obtained by the calculation of a semiconductor package model shown in Figure C.1,
which was reproduced in detail.
C.2 CFD model
The CFD model shown in Figure C.1 was used. A semiconductor package (HSOP) shown in
Figure C.2 was mounted on a printed circuit board (PCB) which was located on a cold plate via
thermal interface material (TIM). The package model consists of the chip, die attach, spreader,
lead terminals, and mold. The PCB consists of copper and dielectric layers, and vias. Other
spaces in the solution domain were occupied by air. Their material specifications are shown in
Table C.1. The T located on the exposed spreader was used as a measurement point. The
S
power, 1 W, was applied as a step function on the top surface of the chip. The bottom surface
of the cold plate was fixed at 0 °C. Only thermal conduction was solved. The transient time
period was 100 s and each time step was defined based on Equation (3). The package model
was replaced with the DXRC model when the result of the DXRC model was calculated.

Figure C.1 – CFD model for HSOP
Dimensions in millimetres
Figure C.2 – Size of HSOP package
Table C.1 – Material Attributes
Materials Thermal conductivity Density Specific heat
(W/m∙K) (J/kg∙K)
(kg/m )
Chip -0,42T+159 (where T is Temperature) 2 330 823
Die attach 50 14 500 200
Spreader 188 8 900 380
Lead terminal 301 8 900 385
Mold 0,649 1 840 900
Layer 447 8 930 471
Insulator 1,061 6 (in plane) / 0,524 2 (axial) 1 980 686
Via plate 447 8 930 471
Via fill 42,7 7 400 600
TIM 4,23 2 330 675
Cold plate 391 8 890 385
Air 0,026 1 1,16 1 005
C.3 Calculation of thermal RC values
The structure function obtained from the detailed semiconductor package CFD model is shown
in Figure C.2. It was calculated according to a common method [1]. At the same time, the
thermal resistance from junction to case top, θ is calculated as 1,1 K/W. In this case, the
JC
thermal resistance range of NJA-RC was determined as 0,88 K/W. It is 0,8 times θ . The
JC
thermal RC values in NJA-RC were obtained as shown in Table C.2 and Table C.3.

Figure C.3 – Structure function
Table C.2 – Thermal resistances in NJA-RC
Node Thermal Node Thermal Node Thermal
resistance resistance resistance
(K/W) (K/W) (K/W)
-3 -3 -3
T -T T -T T -T
2,10 × 10 2,03 × 10 2,92 × 10
J 1 1 2 2 3
-3 -3 -2
T -T T -T T -T
4,57 × 10 6,99 × 10 1,01 × 10
3 4 4 5 5 6
-2 -2 -2
T -T T -T T -T
1,37 × 10 1,71 × 10 1,98 × 10
6 7 7 8 8 9
-2 -3 -3
T -T T -T T -T
2,13 × 10 2,16 × 10 2,09 × 10
9 10 10 11 11 12
-3 -3 -3
T -T T -T T -T
1,96 × 10 1,83 × 10 1,71 × 10
12 13 13 14 14 15
-2 -2 -2
T -T T -T T -T
1,64 × 10 1,62 × 10 1,66 × 10
15 16 16 17 17 18
-2 -2 -2
T -T T -T T -T
1,73 ×
...